| Mode | Name | Size | |
|---|---|---|---|
| -rw-r--r-- | AST.hs | 16381 | logstatsplain |
| -rw-r--r-- | ASTGen.hs | 2638 | logstatsplain |
| -rw-r--r-- | Circuit.hs | 967 | logstatsplain |
| -rw-r--r-- | CodeGen.hs | 9276 | logstatsplain |
| -rw-r--r-- | Env.hs | 699 | logstatsplain |
| -rw-r--r-- | Gen.hs | 935 | logstatsplain |
| -rw-r--r-- | General.hs | 2156 | logstatsplain |
| -rw-r--r-- | Helpers.hs | 1921 | logstatsplain |
| -rw-r--r-- | Icarus.hs | 1967 | logstatsplain |
| -rw-r--r-- | Internal.hs | 779 | logstatsplain |
| d--------- | Internal | 78 | logstatsplain |
| -rw-r--r-- | Mutate.hs | 6219 | logstatsplain |
| -rw-r--r-- | Random.hs | 1985 | logstatsplain |
| -rw-r--r-- | RandomAlt.hs | 849 | logstatsplain |
| -rw-r--r-- | XST.hs | 1864 | logstatsplain |
| -rw-r--r-- | Yosys.hs | 2734 | logstatsplain |
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