| Mode | Name | Size | |
|---|---|---|---|
| -rw-r--r-- | AST.hs | 17424 | logstatsplain |
| -rw-r--r-- | ASTGen.hs | 2563 | logstatsplain |
| -rw-r--r-- | Circuit.hs | 1031 | logstatsplain |
| -rw-r--r-- | CodeGen.hs | 9200 | logstatsplain |
| -rw-r--r-- | Env.hs | 923 | logstatsplain |
| -rw-r--r-- | Gen.hs | 2065 | logstatsplain |
| -rw-r--r-- | General.hs | 2516 | logstatsplain |
| -rw-r--r-- | Icarus.hs | 3266 | logstatsplain |
| -rw-r--r-- | Internal.hs | 1152 | logstatsplain |
| d--------- | Internal | 112 | logstatsplain |
| -rw-r--r-- | Lexer.hs | 5179 | logstatsplain |
| -rw-r--r-- | Mutate.hs | 8502 | logstatsplain |
| -rw-r--r-- | Parser.hs | 6705 | logstatsplain |
| -rw-r--r-- | Random.hs | 2220 | logstatsplain |
| -rw-r--r-- | RandomAlt.hs | 833 | logstatsplain |
| -rw-r--r-- | Reduce.hs | 693 | logstatsplain |
| -rw-r--r-- | XST.hs | 1623 | logstatsplain |
| -rw-r--r-- | Yosys.hs | 2731 | logstatsplain |
 |
index : verismith | |
| Verilog Fuzzer to test the major simulators and sythesisers by generating random, valid Verilog. |
| aboutsummaryrefslogtreecommitdiffstats |