| Mode | Name | Size | |
|---|---|---|---|
| -rw-r--r-- | AST.hs | 18752 | logstatsplain |
| -rw-r--r-- | ASTGen.hs | 2421 | logstatsplain |
| -rw-r--r-- | Circuit.hs | 1035 | logstatsplain |
| -rw-r--r-- | CodeGen.hs | 8823 | logstatsplain |
| -rw-r--r-- | Config.hs | 3646 | logstatsplain |
| -rw-r--r-- | Env.hs | 1481 | logstatsplain |
| -rw-r--r-- | Gen.hs | 6082 | logstatsplain |
| -rw-r--r-- | Icarus.hs | 3419 | logstatsplain |
| -rw-r--r-- | Internal.hs | 1246 | logstatsplain |
| d--------- | Internal | 151 | logstatsplain |
| -rw-r--r-- | Mutate.hs | 9020 | logstatsplain |
| -rw-r--r-- | Parser.hs | 376 | logstatsplain |
| d--------- | Parser | 147 | logstatsplain |
| -rw-r--r-- | Random.hs | 2239 | logstatsplain |
| -rw-r--r-- | RandomAlt.hs | 827 | logstatsplain |
| -rw-r--r-- | Reduce.hs | 5630 | logstatsplain |
| -rw-r--r-- | XST.hs | 1696 | logstatsplain |
| -rw-r--r-- | Yosys.hs | 3050 | logstatsplain |
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