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| -rw-r--r-- | Report.hs | 5970 | logstatsplain |
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| -rw-r--r-- | Sim.hs | 917 | logstatsplain |
| d--------- | Sim | 260 | logstatsplain |
| -rw-r--r-- | Verilog.hs | 2068 | logstatsplain |
| d--------- | Verilog | 401 | logstatsplain |
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| Verilog Fuzzer to test the major simulators and sythesisers by generating random, valid Verilog. |
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