| Mode | Name | Size | |
|---|---|---|---|
| -rw-r--r-- | AST.hs | 22515 | logstatsplain |
| -rw-r--r-- | BitVec.hs | 3850 | logstatsplain |
| -rw-r--r-- | CodeGen.hs | 11222 | logstatsplain |
| -rw-r--r-- | Distance.hs | 5765 | logstatsplain |
| -rw-r--r-- | Eval.hs | 4003 | logstatsplain |
| -rw-r--r-- | Internal.hs | 2220 | logstatsplain |
| -rw-r--r-- | Lex.x | 6909 | logstatsplain |
| -rw-r--r-- | Mutate.hs | 13319 | logstatsplain |
| -rw-r--r-- | Parser.hs | 14997 | logstatsplain |
| -rw-r--r-- | Preprocess.hs | 3885 | logstatsplain |
| -rw-r--r-- | Quote.hs | 1366 | logstatsplain |
| -rw-r--r-- | Token.hs | 5128 | logstatsplain |
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